双极型晶体管（BJT）导通原理
双极型晶体管（BJT）是一种电流控制器件，利用基极电流（$I_B$）来控制集电极电流（$I_C$）和发射极电流（$I_E$）。
NPN型三极管
NPN三极管由两块N型半导体夹着一块P型半导体构成。
导通条件核心：
- 发射结正偏： 基极-发射极电压 $V_{BE}$ 必须大于或等于其开启电压（通常硅管为 $0.6 \text{ V} \sim 0.7 \text{ V}$）。
- 这意味着基极电位 ($V_B$) 必须高于发射极电位 ($V_E$) 约 $0.7 \text{ V}$。
- 因此，当三极管导通时，发射极电压 $V_E$ 由基极电压 $V_B$ 决定：$V_E \approx V_B – 0.7 \text{ V}$。
集电极状态：
- 放大状态：发射结正偏 ($V_{BE} \approx 0.7\text{V}$)，集电结反偏 ($V_{BC} < 0 \text{V}$，即集电极电位 $V_C$ 高于基极电位 $V_B$)。
- 此时 $I_C = \beta \cdot I_B$。这是BJT用作线性放大器的主要工作区。
- 饱和状态：发射结正偏 ($V_{BE} \approx 0.7\text{V}$)，集电结也正偏 ($V_{BC} > 0 \text{V}$，即集电极电位 $V_C$ 低于基极电位 $V_B$
- 例如 $V_{BC} = V_B – V_C \approx 0.4 \text{ V} \sim 0.5 \text{ V}$)。为使三极管完全导通（用作开关），需要提供足够的基极电流，使得集电极-发射极电压 $V_{CE}$ 达到饱和压降 $V_{CE(sat)}$（通常为 $0.2 \text{ V} \sim 0.3 \text{ V}$）。
- 此时，$I_C < \beta \cdot I_B$，集电极电流主要由外部电路限制。
电流流向：
- 基极电流 $I_B$：从基极（B）流入。
- 集电极电流 $I_C$：从集电极（C）流入。
- 发射极电流 $I_E$：从发射极（E）流出。
- 关系：$I_E = I_B + I_C$ (所有电流均指其大小)
工作状态简要：
- 截止区：发射结反偏或零偏 ($V_{BE} < 0.7 \text{ V}$，通常 $V_{BE} \le 0\text{V}$)。$I_B \approx 0, I_C \approx 0$。三极管不导通。
- 放大区：发射结正偏，集电结反偏。$I_C = \beta \cdot I_B$。
- 饱和区：发射结正偏，集电结正偏。$V_{CE} = V_{CE(sat)}$（典型值 $0.2 \text{ V} \sim 0.3 \text{ V}$）。$I_C$ 受外部电路限制，不再遵循 $I_C = \beta \cdot I_B$。
PNP型三极管
PNP三极管由两块P型半导体夹着一块N型半导体构成。其工作原理与NPN型类似，但电压极性和电流方向相反。
导通条件核心：
- 发射结正偏： 发射极-基极电压 $V_{EB}$ 必须大于或等于其开启电压（通常硅管为 $0.6 \text{ V} \sim 0.7 \text{ V}$）。
- 这意味着发射极电位 ($V_E$) 必须高于基极电位 ($V_B$) 约 $0.7 \text{ V}$。
- 因此，当三极管导通时，基极电压 $V_B$ 由发射极电压 $V_E$ 决定：$V_B \approx V_E – 0.7 \text{ V}$。通常发射极接较高电位。
集电极状态：
- 放大状态：发射结正偏 ($V_{EB} \approx 0.7\text{V}$)，集电结反偏 ($V_{BC} > 0 \text{V}$，即基极电位 $V_B$ 高于集电极电位 $V_C$)。
- 此时 $I_C = \beta \cdot I_B$。
- 饱和状态：发射结正偏 ($V_{EB} \approx 0.7\text{V}$)，集电结也正偏 ($V_{BC} < 0 \text{V}$，例如 $V_{BC} \approx -0.4 \text{ V} \sim -0.5 \text{ V}$，这意味着集电极电位 $V_C$ 高于基极电位 $V_B$ 约 $0.4 \text{ V} \sim 0.5 \text{ V}$)。
- 为使三极管完全导通，集电极-发射极电压 $V_{EC}$ ($V_E – V_C$) 达到饱和压降 $V_{EC(sat)}$（通常为 $0.2 \text{ V} \sim 0.3 \text{ V}$）。 此时 $I_C < \beta \cdot I_B$。
电流流向：
- 基极电流 $I_B$：从基极（B）流出。
- 集电极电流 $I_C$：从集电极（C）流出。
- 发射极电流 $I_E$：流入发射极（E）。
- 关系：$I_E = I_B + I_C$ (所有电流均指其大小)
注意点
- 负载位置：通常将负载接在集电极回路（共发射极接法）或发射极回路（共集电极接法/射极跟随器）。
- 感性负载保护：若负载为感性负载（如继电器、电机），必须在其两端并联一个续流二极管（Freewheeling Diode），阳极接负载低电位端，阴极接负载高电位端，为感性负载在开关管关断时产生的反向电动势提供泄放路径，保护开关管。
- 基极电阻：必须串联基极电阻 ($R_B$) 来限制基极电流 $I_B$，防止过大的 $I_B$ 损坏三极管或导致不必要功耗，并确保三极管工作在合适的区域。
- NPN下拉电阻：在NPN管的基极与地之间并联一个电阻（例如10kΩ），确保在无驱动信号（输入悬空）时，基极可靠下拉至低电平，使NPN管可靠截止，防止因干扰误导通。
- PNP上拉电阻：在PNP管的基极与电源（$V_{CC}$）之间并联一个电阻，确保在无驱动信号（输入悬空）时，基极可靠上拉至高电平，使PNP管可靠截止。
3V3单片机驱动三极管
- NPN用推挽：因为推挽的“高/低”电平，能直接、高效地控制接地NPN的“开/关”。
- PNP用开漏：因为开漏的“拉低/放手”特性，配合上拉电阻，可以跨电压可靠地控制接电源的PNP的“开/关”。
推挽电路
推挽电路架构对比
根据三极管的配置，主要有两种推挽结构：
| 特性 | 上NPN下PNP型 (射极输出型) | 上PNP下NPN型 (集电极输出型) |
|---|---|---|
| 输出相位 | 同相。当$V_{IN}$较高时，Q1导通，输出高电平；当$V_{IN}$较低时，Q2导通，输出低电平。 | 反相。当$V_{IN}$较高时，Q2(NPN)导通，输出低电平；当$V_{IN}$较低时，Q1(PNP)导通，输出高电平。 |
| 输出高电平 $V_{OH}$ | $V_{OH} \approx V_{IN(high)} – V_{BE(Q1)}$。输出高电平比输入高电平低约$0.7\text{V}$。 | $V_{OH} \approx V_{CC} – V_{EC(sat,Q1)}$ (此处 $V_{EC(sat,Q1)}$ 指Q1饱和时 $V_E-V_C$ 的压降值)。输出高电平可接近$V_{CC}$。 |
| 输出低电平 $V_{OL}$ | $V_{OL} \approx V_{IN(low)} + V_{EB(Q2)}$ (此处 $V_{EB(Q2)}$ 指Q2导通时 $V_E-V_B$ 的压降值，约为0.7V)。输出低电平比输入低电平高约$0.7\text{V}$。 | $V_{OL} \approx V_{CE(sat,Q2)}$。输出低电平可接近GND。 |
| 串通风险 | 存在交越失真（死区），即当输入信号 $V_{IN}$ 不足以使Q1导通，同时也不足以使Q2导通的中间区域（对于直接驱动两个基极的B类放大器，此区域大致在 $-V_{EB(Q2)}$ 和 $V_{BE(Q1)}$ 之间，即围绕0V约 $\pm 0.7V$的范围），Q1和Q2均截止。若驱动不当，转换瞬间也可能存在短暂同时导通。 | 风险较高。基极电阻对防止灾难性串通至关重要。若输入信号的逻辑控制不当，使得输入信号长时间处于一个能使两管（上管Q1和下管Q2）同时导通的电平状态，则会发生串通。 |
重要设计要点（推挽电路）：
- 死区 (Dead Time)：为防止上下管在开关转换的瞬间同时导通（串通），驱动信号应设计成先关断一个管子，经过一小段死区时间后，再导通另一个管子。这对于两种结构都很重要，尤其是“上P下N型”。
- 基极电阻：对于“上P下N型”是必需的，以限制基极电流和防止串通。对于“上N下P型”，虽然不是防止基本串通的必需品（其串通更多是交越区问题），但为了限制基极峰值电流、改善开关特性和防止振荡，通常也会在基极串入小电阻。
- 输入信号电平与驱动：
- “上N下P型”：输入信号的幅值直接影响输出幅值，需要有足够的驱动电压摆幅。
- “上P下N型”：输入信号需要精确控制，避免长时间停留在可能导致两管同时导通的电平范围。
- 散热考虑：
- “上N下P型”：如前所述，输入信号幅值不足或驱动电流过大时，导通管可能因较大的$V_{CE}$（未饱和）而发热。
- “上P下N型”：串通是导致严重发热和损坏的主要原因。正常工作时，导通管处于饱和状态，$V_{CE(sat)}$/$V_{EC(sat)}$较小，发热相对较小。
- 开关速度：三极管的存储效应会影响开关速度，可能需要加速电容或肖特基钳位二极管（如Baker Clamp）来改善。
场效应管（MOSFET）导通机制
MOSFET是一种电压控制器件，通过栅极（Gate）和源极（Source）之间的电压 $V_{GS}$ 来控制漏极（Drain）和源极（Source）之间的导电沟道，进而控制漏极电流 $I_D$。
N沟道增强型MOSFET
导通条件核心：
- 形成导电沟道： 栅极-源极电压 $V_{GS}$ 必须大于阈值电压 $V_{th}$ ($V_{GS} > V_{th}$)。$V_{th}$ 通常为 $2\text{ V} \sim 4\text{ V}$。
- 提供电流路径： 漏极-源极之间必须有电势差 $V_{DS} > 0$，电流才能从漏极流向源极。
工作区域：
- 截止区 ：$V_{GS} < V_{th}$。沟道未形成，$I_D \approx 0$。
- 线性区/欧姆区 ：$V_{GS} > V_{th}$ 且 $V_{DS} < (V_{GS} – V_{th})$。此时MOSFET表现为一个受 $V_{GS}$ 控制的可变电阻 $R_{DS(on)}$。这是MOSFET作为开关时的理想工作区域。
- 饱和区 ：$V_{GS} > V_{th}$ 且 $V_{DS} \geq (V_{GS} – V_{th})$。沟道在漏极附近发生夹断，$I_D$ 主要由 $V_{GS}$ 控制，更像一个受控电流源。注意：MOSFET的饱和区与BJT的饱和区含义不同。BJT饱和是完全导通，压降最小；MOSFET饱和是电流基本恒定，压降不一定最小。
电流路径：
当 $V_{GS} > V_{th}$ 且 $V_{DS} > 0$ 时，电子从源极（S）被吸引到栅极下方形成N型导电沟道，并在 $V_{DS}$ 的作用下从源极（S）流向漏极（D）。常规电流方向为从漏极（D）到源极（S）。
导通压降 (作为开关时)：
当N-MOSFET作为开关闭合（驱动到线性区）时，其漏极到源极的导通压降 $V_{DS(on)}$ 为：
$$
V_{DS(on)} = I_D \times R_{DS(on)}
$$
其中 $I_D$ 是流经MOSFET的电流，$R_{DS(on)}$ 是其导通电阻（典型值 $5\text{ mΩ} \sim 100\text{ mΩ}$，甚至更低）。
理想情况下 $V_{DS(on)}$ 非常小，此时漏极电位 $V_D$ 约等于源极电位 $V_S$（$V_D > V_S$ 但差异很小）。
体二极管 和双向导通特性：
- N-MOSFET内部存在一个寄生的体二极管，方向从源极（S，阳极）指向漏极（D，阴极）。
- 正向导通（MOSFET沟道导通）： $V_{GS} > V_{th}$ 且 $V_{DS} > 0$。电流 $I_D$ 从D流向S。这是正常工作模式。
- 反向导通（体二极管导通）： 即使 $V_{GS} < V_{th}$（MOSFET截止），如果 $V_{SD} > 0.7\text{V}$ (即 $V_{DS} < -0.7\text{V}$)，体二极管会正向偏置导通，电流从S流向D。
- 第三象限工作（沟道反向导通）： 如果 $V_{GS} > V_{th}$ 且 $V_{DS} < 0$ (例如 $V_S > V_D$)，此时沟道已形成，电流可以从S流向D，其导通电阻仍为 $R_{DS(on)}$，通常远小于体二极管的正向压降。这在同步整流等应用中有用。
- $V_{DSS}$：表示栅源短接 ($V_{GS}=0$) 时，漏源之间能承受的最大电压。
| 参数 | 正向导通 (D→S) | 反向导通 (S→D, 利用体二极管或沟道) |
|---|---|---|
| 允许电压范围 | $0 < V_{DS} < V_{DSS}$ | 体二极管: $V_{DS} \approx -0.7\text{V}$ 至 $-V_{DSS}$ (需注意反向雪崩)。 沟道: $0 > V_{DS} > -V_{DSS}$ |
| $R_{DS(on)}$典型值 | $5\text{ mΩ} \sim 100\text{ mΩ}$ (取决于器件) | 若沟道开启 ($V_{GS} > V_{th}$)，$R_{DS(on)}$ 类似； 若仅体二极管，则为二极管压降特性 |
| 最大脉冲电流 | $I_{DM}$ (通常 $2 \sim 4 \times I_{D(cont)}$) | 取决于体二极管能力或沟道开启时的 $I_{DM}$ |
P沟道增强型MOSFET
导通条件核心：
- 形成导电沟道： 栅极-源极电压 $V_{GS}$ 必须小于一个负的阈值电压 $V_{th}$ (例如 $V_{th} = -2\text{V}$，则需要 $V_{GS} < -2\text{V}$，即栅极电位 $V_G$ 远低于源极电位 $V_S$)。
- 提供电流路径： 通常源极电位高于漏极电位 ($V_S > V_D$)，即 $V_{SD} > 0$ (或 $V_{DS} < 0$)，电流才能从源极流向漏极。
电流路径：
当 $V_{GS} < V_{th}$ (负值) 且 $V_{DS} < 0$ (即 $V_D < V_S$) 时，空穴从源极（S）形成P型导电沟道，并在 $V_{SD}$ (或 $V_{DS}$ 负压) 作用下从源极（S）流向漏极（D）。常规电流方向为从源极（S）到漏极（D）。
导通压降 (作为开关时)：
当P-MOSFET作为开关闭合（驱动到线性区）时，其源极到漏极的导通压降 $V_{SD(on)}$ 为：
$$
V_{SD(on)} = I_D \times R_{DS(on)}
$$
(注意 $V_{DS}$ 对P管为负值， $I_D$ 从S流向D定义为正)
此时源极电位 $V_S$ 约等于漏极电位 $V_D$（$V_S > V_D$ 但差异很小）。
体二极管：
P-MOSFET内部寄生体二极管方向从漏极（D，阳极）指向源极（S，阴极）。
MOSFET驱动电路设计要点
栅极串联电阻 ($R_g$) 计算
- 目的：抑制栅极振荡、限制栅极充放电峰值电流、控制开关速度。
- $R_{g_min}$ (限制峰值电流)：
$$
R_{g_min} = \frac{V_{drive} – V_{MillerPlateau}}{I_{peak_max}}
$$- $V_{drive}$: 驱动芯片输出电压幅值 (典型 $10\text{V} \sim 15\text{V}$)
- $I_{peak_max}$: 驱动芯片或MOSFET栅极允许的最大峰值电流
- $V_{MillerPlateau}$: 米勒平台电压 (近似值)
- $R_g$ (控制上升时间)：$t_{rise} \approx 2.2 \times (R_g + R_{drv_out}) \times C_{iss}$ (估算，更准确应使用 $Q_{gs}$ 或 $Q_{g(total)}$)。
- $t_{rise}$: 目标导通上升时间 (通常为开关周期的1-3%)
- $C_{iss}$: MOSFET输入电容 ($C_{gs} + C_{gd}$，低频小信号值，实际充电行为复杂)
- 实践：$R_g$ 的取值通常在几欧到几百欧（功率MOSFET通常几欧到几十欧），需根据具体芯片手册和实验调整。
体二极管/外部快恢复二极管 参数设计
当MOSFET关断，感性负载电流会通过其体二极管（或并联的外部FRD）续流。当此MOSFET重新导通或对臂MOSFET导通时，此体二极管需要从正向导通转为反向截止，会产生反向恢复电流 ($I_{rr}$) 和反向恢复电荷 ($Q_{rr}$)。
- 反向恢复时间 ($t_{rr}$)：应尽可能短，以减少开关损耗和EMI。
- FRD选型参数 (若使用外部FRD替代或辅助体二极管)：
- 反向恢复时间 $t_{rr}$：对于高频应用 (< 50ns 甚至 < 30ns)。
- 正向电流 $I_F$：≥ 负载电流峰值。
- 反向耐压 $V_R$：≥ MOSFET的 $V_{DSS}$。
- 软恢复特性：有助于降低电压尖峰和EMI。
GS间并联电阻 ($R_{GS}$)
- 目的：
- 提供栅极电荷泄放路径，确保MOSFET在驱动电路失效或悬空时可靠关断。
- 防止静电累积损坏栅极氧化层。
- 为栅极提供确定电平，增强抗干扰能力。
- 取值：通常为 $1\text{ kΩ} \sim 100\text{ kΩ}$ (常用 $4.7\text{ kΩ} \sim 22\text{ kΩ}$)。太小会增加驱动功耗，太大则泄放缓慢。
慢通快断
- 目的：
- 慢通 ：通过较大的栅极电阻实现，可以减小开通时的电流尖峰和电压过冲 (di/dt 和 dv/dt 效应)，降低EMI。
- 快断：通过在栅极电阻上并联一个二极管（二极管方向：阴极接驱动芯片输出，阳极接MOSFET栅极，仅对栅极放电电流提供低阻路径）或者使用专用的驱动芯片实现。可以减少关断损耗。
- 设计：在栅极电阻 $R_{g(on)}$ 上并联一个二极管和较小电阻 $R_{g(off)}$ 的串联支路。开通时电流走 $R_{g(on)}$，关断时电流主要走二极管和 $R_{g(off)}$。
- 效果对比：
| 参数 | 无二极管方案 (对称驱动) | 有二极管方案 (快断) |
|---|---|---|
| 关断延迟时间 | 较长 (如50-200ns) | 较短 (如20-80ns) |
| 开关损耗 $E_{off}$ | 较高 | 降低 (可达40-70%) |
| 电压尖峰 | 可能较高 | 可能较低 |
绝缘栅双极晶体管（IGBT）导通原理
IGBT (Insulated Gate Bipolar Transistor) 结合了MOSFET的高输入阻抗（易于驱动）和BJT的低导通压降（高电流能力）的优点。
基本导通条件
- 栅极-发射极电压：$V_{GE}$ 必须大于阈值电压 $V_{GE(th)}$ (通常 $V_{GE(th)}$ 在 $4\text{V} \sim 8\text{V}$ 范围，推荐的导通驱动电压通常为 +15V)。
- 集电极-发射极电压：$V_{CE} > 0$，为电流流动提供条件。
导通阶段分析 (典型波形)
- 延迟阶段 ($t_{d(on)}$)：约100-500ns。栅极电容 ($C_{ies}$) 充电至 $V_{GE(th)}$。$I_C$ 尚未开始明显上升。
- 电流上升阶段 ($t_{ri}$)：约50-200ns。$V_{GE}$ 继续上升，MOSFET沟道电流迅速增长，$I_C$ 快速上升至负载电流。此阶段 $V_{CE}$ 开始下降。
- 米勒平台阶段：约200-800ns (取决于 $C_{gc}$ 和驱动电流)。$V_{GE}$ 因米勒效应维持在米勒平台电压附近基本不变。$V_{CE}$ 快速下降。栅极电流主要用于对米勒电容 $C_{gc}$ (或 $C_{res}$) 充电。
- 电压下降完成/过驱动阶段：$V_{CE}$ 下降至 $V_{CE(sat)}$。$V_{GE}$ 继续上升至驱动电压幅值。
- (关断时的)拖尾电流阶段 ($t_f$的一部分)：IGBT关断时，MOSFET沟道迅速夹断，但由于N-漂移区存储的大量少数载流子（空穴）需要一段时间才能复合或被扫除，会导致集电极电流有一个缓慢下降的“拖尾”过程 (Tail Current)。这通常持续约500ns-2µs甚至更长，是IGBT的主要关断损耗来源之一和限制其开关频率的因素。
擎住效应
IGBT内部有一个寄生的NPN-PNP晶闸管（Thyristor）结构。在某些条件下（如过高的集电极电流密度、过高的结温、过快的 $dV_{CE}/dt$、栅极驱动电压过高），这个寄生晶闸管可能被触发导通，导致栅极失去对 $I_C$ 的控制，发生擎住。一旦擎住，通常只能通过断开主回路电流来使其关断。
预防措施：
- 限制最大集电极电流：不超过器件规格书中的峰值电流和安全工作区(SOA)。
- 控制结温：确保结温 $T_j$ 不超过最大允许值 (通常 < 125°C 或 150°C)。
- 优化驱动：使用推荐的栅极驱动电压（如+15V开通），并使用负偏压关断 (如 -5V 至 -15V) 可以提高抗擎住能力和关断速度，并防止因米勒效应引起的误导通。
- 控制$dV_{CE}/dt$：通过栅极电阻等手段控制开关速度。
